Sep 28, 2001 · 본 발명은 반도체 메모리 장치의 제조 방법에 관한 것이다. 2. 복수의 집적 회로(12)가 형성되어 이루어지는 반도체 기판(10)에 수지층(20)을 형성한다. KR940005730B1 KR1019910012535A KR910012535A KR940005730B1 KR 940005730 B1 KR940005730 B1 KR 940005730B1 KR 1019910012535 A KR1019910012535 A KR 1019910012535A KR 910012535 A KR910012535 A KR 910012535A KR 940005730 B1 … 본 발명은 반도체 장치의 제조방법에 관한 것으로, 본 발명에서는 주변에 더미(dummy) 셀을 포함하는 셀 어레이 영역 및 주변회로 영역을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 셀 어레이 영역에서 상기 셀 어레이 영역과 주변 회로 영역과의 경계에 인접한 부분에 형성된 더미 셀중 상기 . 기지실리콘이 드러난 반도체 기판 상에 게이트 절연막과 게이트 도전막 및 마스크용 절연막을 … 반도체 장치의 제조 방법 Download PDF Info Publication number KR19990082992A. . 본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 캐패시터의 반구형 돌출부위를 갖는 하부전극을 Si 1-x Ge x 로 형성하여 볼드(bold)효과를 방지하고 추가 도핑공정 등을 생략하도록 한 반도체장치의 캐패시터 하부전극 제조방법에 관한 것이다. 본 발명은 미세패턴을 형성할 때 보다 용이하게 패턴을 형성할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상의 소정영역에 형성되는 활성영역을 형성하기 위한 반도체 장치의 제조방법에 있어서, 상기 기판 전면에 패턴용 막을 형성하는 단계; 상기 활성 . 신규한 반도체장치의 제조방법이 개시되어 있다. 반도체 장치의 제조 방법에 있어서, 기판 상에 제1두께를 갖는 예비 버퍼층을 형성한다. 본 발명의 반도체장치의 제조방법은, 칩과 미경화의 접착제층이 적층된 배선 기판을 가열하여, 상기 미경화의 접착제층을 경화시켜서 반도체장치를 제조하는 방법으로서, 상기 경화 전에, 상기 칩과 미경화의 접착제층이 적층된 배선 기판을 상압에 대해 0. 반도체기판 상에 절연막을 형성한 후, 그 위에 다결정실리콘층 및 금속층을 차례로 형성한다.
발명의 해결방법의 요지 풀다운 트랜지스터의 게이트와 Vss라인 사이에 두께가 얇은 고유전막을 형성하고 상기 게이트와 Vss라인 측면에 도전체 . 본 발명의 반도체 장치는 셀 영역 및 더미 셀 영역에 위치하며 게이트, 비트라인 및 스토리지노드 콘택을 포함하는 하부 구조물, 상기 스토리지노드 . 본 발명은 소자가 형성될 예정된 지역의 반도체 기판을 전체두께중 일정두께 식각하는 단계; 상기 반도체 기판이 식각된 부위에 접합층을 구비하는 통상적인 트랜지스터 구조를 형성하는 단계; 전체구조 상부에 층간절연막을 형성하는 단계; 상기 트랜지스터의 접합층에 전하저장전극을 콘택시키는 . 본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체기판 위에 산화막을 형성하는 공정과, 상기 산화막 위에 구리를 증착시켜 금속층을 형성하는 공정과, 상기 금속층을 사진식각법으로 패터닝한 후 결과물 전면에 hmds와 같은 유기실란을 도포하여 장벽층을 형성하는 공정과, 상기 장벽층 위에 . 본 발명에 따른 반도체 장치의 제조방법은, 먼저, 반도체 기판 상에 마스크용 절연막을 형성하고, 마스크용 절연막에 트렌치 패턴을 형성한다. 상기 관통 전극은 상기 회로 패턴과 전기적으로 연결되며 상기 기판을 관통한다.
KR930005215A KR1019910014811A KR910014811A KR930005215A KR 930005215 A KR930005215 A KR 930005215A KR 1019910014811 A KR1019910014811 A KR 1019910014811A KR 910014811 A KR910014811 A KR 910014811A KR 930005215 A … 본 발명은 반도체 장치의 제조방법에 관한 것으로, 박막 레지스터와 커패시터 두 소자를 동시에 형성하고, 박막 레지스터를 메탈라인 상에 형성한 후 하부에 있는 박막 레지스터와 직렬로 연결함으로써 기판 단위면적당 저항을 높일 수 있고 소자 특성 향상과 공정 단가를 감소시킬 수 있는 커패시터 ., 반도체 기판 상부에 절연막 형성하고, 상기 절연막을 이방성 식각한후 등방성 식간하여 어스펙트비를 줄인 개구부를 형성하며, 상기 절연막은 농도가 다른 제1절연막 및 제2절연막의 2 . 반도체기판 상에 활성영역을 한정하기 위한 분리영역을 형성한 다음, 기판 전면에 제1도전형의 제1도판트를 이온주입하여 제1도전형의 제1불순물영역을 형성한다. 본 발명은 부분절연 기판에 고집적 반도체 장치 내 단위셀 형성시 핀 트랜지스터의 형성을 위한 공정 마진을 확보하는 반도체 장치의 제조 방법을 제공한다. 본 발명은 저전압 및 고전압 모스트랜지스터들을 동일한 반도체 기판상에 형성하는 반도체장치의 제조방법에 관한 것으로서, 제1 및 제2활성영역들을 제외한 반도체 기판에 표면에 필드산화막을 형성하고 제1 및 제2활성영역들의 표면에 제 1 …. 반도체 장치의 제조 방법에서, 기판에 액티브 영역을 노출시키며 상기 기판의 표면으로부터 돌출된 제1 부분과, 상기 기판 내에 매립되어 상기 제1 부분보다 큰 폭을 갖는 제2 부분을 포함하는 소자 분리막 패턴을 형성하고.
제발 그만해 KR20160018322A KR1020150011234A KR20150011234A KR20160018322A KR 20160018322 A KR20160018322 A KR 20160018322A KR 1020150011234 A KR1020150011234 A KR 1020150011234A KR 20150011234 A KR20150011234 A KR … 본 발명은 반도체장치의 제조방법을 개시한다. 상기 액티브 영역 상에 예비 터널 산화막 및 플로팅 게이트 패턴을 형성한다. 실시예에 따른 반도체소자의 제조방법은 기판상의 층간절연층을 식각하여 비아홀을 형성하는 단계; 상기 비아홀에 제1 물질을 채우는 단계; 상기 제1 물질을 선택적으로 제거하여 상기 비아홀 깊이의 1/2 이하로 잔존시키는 단계; 상기 잔존하는 제1 물질 . 먼저, 반도체 기판 상에 소자분리용 절연막을 형성하고 소자영역에 소정 간격으로 게이트를 형성한다. 본 발명은 반도체 장치의 제조방법에 관한 것이다. 활성영역과 비활성영역으로 구분된 하나의 반도체기판의 제1 영역 상에 형성되는 도전층은 그 상부 및 측벽에 식각저지층을 구비하며, 상기 제1 영역을 제외한 반도체기판의 제2 영역 상에 형성되는 상기 도전층은 그 측벽에만 상기 식각저 .
본 발명은 반도체장치의 제조방법에 관한 것으로, 반도체소자의 고집척화에 대응하여 필드트랜지스터의 절연특성을 개선하기 위한 것이다. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed. 게이트 전극에 이온 주입되는 붕소의 게이트 절연막 관통을 억제하고, 채널 영역의 이동도의 저하를 억제할 수 있는 반도체 장치의 제조 방법을 제공한다. KR860700315A KR1019860700087A KR860700087A KR860700315A KR 860700315 A KR860700315 A KR 860700315A KR 1019860700087 A KR1019860700087 A KR 1019860700087A KR 860700087 A KR860700087 A KR 860700087A KR 860700315 A KR860700315 A KR … 제1 공정에서 반도체기체(基體)상에 제1 Poly－Si막, a－Si막을 형성하고, 이어서 제2 공정에서, a－Si막의 NMOS형성예정영역에 N형의 인이온을 이온주입하는 동시에, a－Si막의 PMOS형성예정영역에, P형의 붕소이온을 이온주입한다. 반도체기판 상에 액티브영역 및 소자분리영역을 형성한 후, 상기 액티브영역 상에 패드콘택 및 매몰콘택을 형성한다. 본 발명은, 보더리스(borderless) 구조의 비아 에칭(via etching)을 할 때에, 하방의 금속 플러그 표면에 대전하는 전하를 경감하고, 레지스트 박리에 따르는 웨트(wet) 처리에 의한 플러그의 용출을 방지하는 것이다. KR20040059778A - 반도체 장치의 제조방법 - Google Patents 반도체 기판에 p형의 제1 불순물을 제1 에너지와 제1 도즈로 이온주입하여 기판의 하부에 p + 기판층을 형성한다. 상기 배선 몰드막 내에 상기 제1 홀들을 노출하는 트렌치들을 . 반도체기판(1)을 에칭하여 홈(4)을 형성하고, 반도체기판(1)표면상에 홈(4) 영역을 개구하도록 형성되어 있는 마스크재층(3)을 마스크로서 홈(4)의 내벽면에 노출하는 반도체기판(1)에 . 다음에, 제2군의 제2절연막(15)이 각각 배선(13)의 측상에 형성된다. KR970063569A - 반도체 장치의 제조 방법 - Google Patents 반도체 장치의 제조 방법 Download PDF Info … 본 발명은 2개 이상웨이퍼를 접합시켜 3차원으로 반도체 장치를 만드는 경우, 접합시의 들뜸 및 깨어짐 현상을 방지하기 위한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 웨이퍼의 소정깊이에 중간층을 형성하는 단계; 상기 제1 웨이퍼상에 제1 소자를 형성하는 단계 . .
반도체 기판에 p형의 제1 불순물을 제1 에너지와 제1 도즈로 이온주입하여 기판의 하부에 p + 기판층을 형성한다. 상기 배선 몰드막 내에 상기 제1 홀들을 노출하는 트렌치들을 . 반도체기판(1)을 에칭하여 홈(4)을 형성하고, 반도체기판(1)표면상에 홈(4) 영역을 개구하도록 형성되어 있는 마스크재층(3)을 마스크로서 홈(4)의 내벽면에 노출하는 반도체기판(1)에 . 다음에, 제2군의 제2절연막(15)이 각각 배선(13)의 측상에 형성된다. KR970063569A - 반도체 장치의 제조 방법 - Google Patents 반도체 장치의 제조 방법 Download PDF Info … 본 발명은 2개 이상웨이퍼를 접합시켜 3차원으로 반도체 장치를 만드는 경우, 접합시의 들뜸 및 깨어짐 현상을 방지하기 위한 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 웨이퍼의 소정깊이에 중간층을 형성하는 단계; 상기 제1 웨이퍼상에 제1 소자를 형성하는 단계 . .
KR950015569A - 반도체장치의 제조방법 - Google Patents
1. 1992 · 본 발명은 스택커패시터를 갖춘 반도체 메모리장치의 제조방법에 관한 것이다. 본 발명은 반도체 기판상에 형성된 복수개의 반도체 소자를 덮도록 층간절연막을 형성하는 단계; 층간절연막의 도중까지 반도체 소자의 소정 영역상에 개구부를 형성하는 단계; 소정의 개구부 하부에 잔존하는 층간절연막을 제거함으로써 콘택트홀을 형성하는 동시에 개구부 상부를 포함하는 . 반도체 장치의 제조 방법 Download PDF Info Publication number KR20000008404A. Field of the Invention The present invention relates to a method of manufacturing a memory cell of a semiconductor device in which two gates and a source are formed in one memory cell so as to perform a triple logic operation, so that the gate cell is suitable for MOS dynamic mass integrated memory. 본 발명은, 반도체 기판 상에 포토레지스트를 도포하는 단계, 서로 상이한 깊이를 가지는 다수의 개방영역을 구비하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 .
금속 배선은 실리콘 산화물층을 개재하여 실리콘 기판상에 형성된다. 이와같은 반도체소자는 메모리 셀부와 로직 및 주변회로부로 정의된 반도체기판, 상기 메모리 셀부에 형성된 트랜치, 상기 트랜치내에 . 본 발명은 반도체장치의 SEG (selective epitaxial growth) 형성방법에 관한 것으로서, 특히 이 방법은 SEG 공정을 실시하기 전에, 급속 열처리 공정을 실시해서 선택적 에피택셜층을 성장시킬 부위의 산소 농도를 줄인다. 상기 제1 홀들 내부에 제1 에어 갭(Air gap)이 형성되도록, 상기 콘택 몰드막 상에 배선 몰드막을 형성한다. 본 발명은 반도체장치의 제조방법에 관한 것으로 제 1 도전형의 반도체기판 상에 게이트산화막을 개재시켜 게이트와 제 1 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층의 측면에 측벽을 형성하는 공정과, 상기 제 1 캡층 상에 제 2 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층 사이 뿐만 . KR20050076782A KR1020050006346A KR20050006346A KR20050076782A KR 20050076782 A KR20050076782 A KR 20050076782A KR 1020050006346 A KR1020050006346 A KR 1020050006346A KR 20050006346 A KR20050006346 A KR … 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 본 발명은 고주파 소자가 형성될 반도체 기판 하부에 실리콘 산화막을 형성하고, 그 경계면의 반도체 기판에 소자 분리막을 형성하여 고주파 소자영역을 전기적/물리적으로 완전히 차단할 수 있으며, 실리콘 산화막과, 소자 분리막을 이용하여 .이메일 주소 모음 -
이 방법은 제 1 영역 및 제 2 영역을 갖는 기판의 전면 상에 게이트 절연막 및 제 1 게이트막을 순차적으로 형성하는 것, 제 2 영역 상의 제 1 게이트막 상에 란탄 산화물 마스크 패턴을 형성하는 것, 및 란탄 산화물 마스크 패턴을 마스크로 하는 식각 공정으로 제 1 .05 MPa 이상의 정압(靜壓)에 의해 가압하는 . 상기 제1 분순물영역이 형성된 기판의 제1영역에 제1도전형의 제2도판트를 이온 . 본 발명은 증착된 막이 네가티브 프로파일을 형성한 경우 또는 국부적으로 토플로지차가 심한 막이 형성된 경우, 마스크공정시 수용성 물질을 이용함으로써, 감광막의 스컴이 발생되는 현상을 제거하고, 이에 따라 스트링거를 제거하여 패턴의 균일도를 얻을 수 있는 반도체 장치의 제조방법에 관한 . 본 발명은 스태틱램(static Random Access Memory)의 저항부의 고정항을 달성하기 위한 반도체장치 및 그 제조방법에 관한 것으로, 반도체기판상에 형성된 게이트 전극과, 상기 게이트전극을 절연시키며, 그 일부영역이 식각되어 반도체기판의 표면의 일부를 노출시켜 접촉개구부를 형성하는 절연막과, 상기 . 반도체 장치의 제조방법이 제공된다.
KR20030071709A - 반도체 장치의 제조방법 - Google Patents 반도체 장치의 제조방법 Download PDF Info Publication number . 반도체 기판(101)의 표면부에 있어서 소자 분리 영역에 절연막(202,203)을 형성하는 단계와, 절연막(202,203)이 형성된 반도체 기판(101)의 표면중 소망의 영역Ⅱ)에 사진식각법을 사용하여 레지스트막(204)을 . 자연 산화물을 제거한 상태에서 이온 주입을 행하여 Si막(14) 및 확산층(21)의 표면에 비정질층(14a, 21a)을 . 반도체장치의 제조방법 Download PDF Info Publication number KR20050076782A. 본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판의 필드영역에 활성영역을 한정하는 트렌치형 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 상기 활성영역과 필드산화막 상에 게이트산화막을 개재시켜 게이트를 소자의 폭 방향으로 길게 형성하는 공정과, 상기 . 실리사이드층을 구비하는 반도체 소자의 제조 방법에 있어, 실리사이드층이 형성되지 않아야 할 부분을 실리사이드 방지막으로 차단하지 않고 대신 실리사이드층이 형성되지 않되 이온 주입과 같은 별도의 공정이 필요한 부분이 노출되게 포토레지스트마스크를 이용하여 실리사이드를 위한 금속 .
반도체 장치의 배선층의 매몰 특성을 향상시키기 위한 반도체 장치의 개구부 형성 방법에 관하여 개시한다. 트리플 웰 구조를 갖는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 장치의 제조 방법은, 미리 정해진 제1 두께를 갖는 제1 반도체 칩과 미리 정해진 . 그리고, 상기 예비-게이트 패턴 상에 상기 예비-게이트 패턴의 상부 표면만 노출시키는 층간 절연막 패턴을 형성한다. H — ELECTRICITY; H01 — ELECTRIC ELEMENTS; H01L — SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10; H01L29/00 — Semiconductor devices adapted for rectifying, 고집적화 및 동작 속도의 향상을 동시에 달성할 수 있는 반도체 장치의 제조방법을 제공한다. 엘지반도체주식회사 Priority date (The priority date is an assumption and is not a legal conclusion. 3. 반도체 칩에 마이크로 범프를 형성할 필요가 없는 반도체 장치의 제조 방법을 제공한다. 개시된 반도체 장치의 제조 방법에서는 반도체 기판 상에 실리콘을 포함하는 예비-게이트 패턴을 형성한다. 반응 용기를 가열하고, 반응 용기 내에 반도체 웨이퍼를 세트하고, 반응 용기 내에 성막 가스를 도입하여 상기 반응 용기의 내벽 또는 상기 반도체 웨이퍼 상에 막을 형성하고, 반응 용기의 외부의 온도 변화와 상기 반응 용기의 내부의 온도 변화를 측정하고, 상기 온도 변화의 비와 막 두께의 . 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세히는, 반도체 장치의 goi 특성이 개선될 수 있는 반도체 장치의 제조 방법에 관한 것이다. 일반적인 SOI 기술은 사파이어 등의 절연막 상에 1㎛ 이하의 두께를 갖는 . رسم اجنحة 본 발명은 삼진법(Triple Logic) 동작을 할 수 있도록 하나의 메모리셀에 두 개의 게이트와 소스를 형성하여 모스(MOS) 다이나믹 대용량 집적화 메모리용에 적당하도록 하는 반도체장치의 메모리셀 제조방법에 관한 것으로서, 제1 및 … 생산성이 향상된 반도체 장치의 제조방법이 개시되어 있다. 본 발명은 고집적 반도체 장치를 형성하기 위해 이중 패터닝 공정을 이용하는 제조 방법에 있어서 두 번의 노광 공정으로 인해 발생하는 경계 패턴이 불량을 방지하여 누설전류의 증가 혹은 누전 등을 방지하고 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. KR930004725B1 KR1019890015879A KR890015879A KR930004725B1 KR 930004725 B1 KR930004725 B1 KR 930004725B1 KR 1019890015879 A KR1019890015879 A KR 1019890015879A KR 890015879 A KR890015879 A KR 890015879A KR 930004725 B1 … 반도체 장치의 제조 방법 Download PDF Info Publication number KR20160018322A. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma . 우선, 반도체 기판(1)의 주면에 반도체 디바이스(2)를 형성한다. 이후 약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행한다. KR20020077124A - 반도체 장치의 제조 방법 - Google Patents
본 발명은 삼진법(Triple Logic) 동작을 할 수 있도록 하나의 메모리셀에 두 개의 게이트와 소스를 형성하여 모스(MOS) 다이나믹 대용량 집적화 메모리용에 적당하도록 하는 반도체장치의 메모리셀 제조방법에 관한 것으로서, 제1 및 … 생산성이 향상된 반도체 장치의 제조방법이 개시되어 있다. 본 발명은 고집적 반도체 장치를 형성하기 위해 이중 패터닝 공정을 이용하는 제조 방법에 있어서 두 번의 노광 공정으로 인해 발생하는 경계 패턴이 불량을 방지하여 누설전류의 증가 혹은 누전 등을 방지하고 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. KR930004725B1 KR1019890015879A KR890015879A KR930004725B1 KR 930004725 B1 KR930004725 B1 KR 930004725B1 KR 1019890015879 A KR1019890015879 A KR 1019890015879A KR 890015879 A KR890015879 A KR 890015879A KR 930004725 B1 … 반도체 장치의 제조 방법 Download PDF Info Publication number KR20160018322A. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma . 우선, 반도체 기판(1)의 주면에 반도체 디바이스(2)를 형성한다. 이후 약 650∼700℃의 온도로 열처리하여 살리시데이션 공정을 수행한다.
주식회사아라 ARACo. Ltd. 경상남도 거제시 장목면 옥포대첩로 이면전극을 가지는 반도체장치의 제조 방법은, 표면과 이면을 구비하는 반도체 웨이퍼를 준비하는 공정과, 반도체 웨이퍼의 이면에 제1금속층을 형성하고, 열처리에 의해 반도체 . 본 발명에 따른 반도체 장치의 제조 방법은 패드 산화막과, 소자 분리 영역이 형성된 반도체 기판을 마련하는 단계; 상기 패드 산화막을 제거하는 . 본 발명은 반도체기판상에 형성된 게이트전극과 반도체기판을 절연시키는 게이트절연막을 형성하는 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체기판상에 SiOxNy막을 형성하는 공정과, 상기 SiOxNy막을 산화하여, 상기 반도체기판과 SiOxNy막의 계면에 제1실리콘산화막, 그리고 상기 SiOxNy막상에 . 본 발명은 콘택 플러그과 게이트 패턴 사이에 충돌이나 불량을 제거하고 공정 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공한다. 열처리를 실시하여 금속과 다결정실리콘을 반응시킴으로써 금속 실리사이드층을 형성한다.반도체 장치는, 반도체 기판과, 반도체 기판의 한 쪽 주면에 설치된 소자 분리막과, 소자 분리막 상에 배치된 배선과, 반도체 기판 내에 형성되고 소자 분리막의 근방에 배치된 확산층과, 확산층을 반도체 기판의 한 쪽 주면 측으로부터 덮는 절연막을 구비하고 .
반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법이 제공된다. 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 자세하게는 반도체 장치의 제조 시 텅스텐 평탄화를 실시하고 절연막의 일정 두께를 식각한 후에 노광공정을 진행함으로써, 후속 노광 공정 진행시 정렬 마크의 손상이나 단차 감소를 방지하여 패턴 정렬 작업 정확도를 향상시키는 반도체 . 게이트절연막의 내압이 높고, 채널부에 있어서, 캐리어의 이동도가 큰 반도체 장치의 제조방법을 제공한다. 본 발명은 반도체장치의 제조방법에 관한 것으로서 반도체기판상에 제 1 절연층을 형성하는 공정과, 상기제 1 절연층을 패터닝하여 상기반도체기판표면이 노출되는 소정영역을 형성하는 공정과, 상기소정영역내에 에피실리콘층을 형성하는 공정과, 상기반도체기판표면에 제 2 절연층과 제 1 . 패턴닝된 마스크용 절연막을 마스크로 이용하여 건식식각법으로 반도체 기판의 기지 실리콘에 .
본 발명은 실리콘기판의 필드영역상에 필드산화막을 형성하는 단계, 상기 필드산화막의 소정부분을 선택적으로 식각하여 실리콘기판을 선택적으로 . 반도체 웨이퍼를 열처리하는 것에 의한 반도체 웨이퍼의 휘어짐 량을 저감한 반도체장치의 제조 방법을 제공한다. 이때, 상기 R 1, R 2, R 3, R 4 및 R 5 는 각각 수소 또는 탄화수소이고, 상기 R 3 . p형의 제2 불순물을 제1 에너지보다 낮은 제2 에너지 및 제1 도즈보다 작은 제2 도즈로 이온주입하여 p + 기판층의 상부에 . 고체장치의 표면과 반도체 칩의 표면을 대향시켜서 접합하는 방법으로서, 고체장치의 표면에 융기해서 형성된 금속 전극부와 반도체 칩의 표면에 융기해서 형성된 금속 전극부를 직접 맞닿게 해서 상호 가압한다. 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 본 발명은 실리사이드층을 형성하기 위한 제 1 열처리 공정 후 전체 구조 상부에 실리콘 이온을 이용한 이온 주입 공정을 진행하여 실리사이드층에 실리콘을 공급함으로써 제 2 열처리 공정을 통해 실리사이드층을 쉽게 비저항이 낮은 실리사이드 . [특허]반도체 메모리 장치의 제조방법 - 사이언스온
상기 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한다. 반도체 장치의 제조 방법은 제 1 활성 영역 및 제 2 활성 영역을 포함하는 반도체 기판을 준비하는 것, 상기 반도체 기판의 상면을 노출시키는 개구부들을 갖는 몰드 패턴들을 형성하는 것, 상기 제 1 활성 영역의 상기 개구부들 내의 제 1 반도에 핀들과, 상기 제 2 . 수지층(20)의 … 본 발명은 반도체 장치의 제조방법에 관한 것이다. 상기 폴리실리콘막을 제1 방향으로 제1 식각하여, 예비 게이트 패턴을 형성한다. 보더리스 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서, 개구 내에서 2종류의 다른 . 반도체장치의 제조방법 Download PDF Info 2002 · 반도체장치의 제조방법 JPH09148301A (ja) * 1995-11-29: 1997-06-06: Nec Corp: 半導体装置の製造方法とエッチング液 KR970067696A (ko) * 1996-03-15: 1997-10-13: 김주용: 반도체 소자 제조 방법 .Zámek - tip na výlety královéhradecký kraj, východní čechy
독립 패턴 형상의 게이트를 갖는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 두개의 전극막 간에 실리콘 산화막/실리콘 질화막의 2층으로 이루어지는 유전체막이 배치되어 형성된 캐패시터를 구비하는 반도체 기억 장치의 제조에 있어서, 실리콘막에 대하여 no 가스를 이용한 열질화를 행하여 . 기판 상에 콘택 몰드막을 형성하고, 상기 콘택 몰드막을 관통하는 제1 홀들을 형성한다. 신규한 반도체장치의 제조방법이 개시되어 있다.V. 반도체 장치의 제조방법 Download PDF Info Publication number KR940005730B1.
반도체 기판상에 상기 반도체 기판에 비해 에칭 선택비가 높은 제1막을 작성하는 공정과, 상기 제1막 상에 상기 제1막에 비해 에칭 선택비가 높은 제2막을 작성하는 공정과, 일부의 영역의 상기 제2막 및 제1막을 에칭하고 상기 영역의 반도체 기판 표면을 노출시키는 공정과, 상기 노출된 반도체 기판 . 본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상의 소정 부분에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮도록 보호층을 형성하는 공정과, 상기 보호층의 상기 게이트와 대응하는 부분에 과도식각되어 길이가 짧은 . 본 발명은 에스램(SRAM)의 콘택홀 형성 시에 발생되는 댐버(dember)현상으로 인하여 정션(junction) 데미지(damage)를 감소시킬 수 있는 반도체장치의 제조방법에 관해 개시한다. KR20000008404A KR1019980028194A KR19980028194A KR20000008404A KR 20000008404 A KR20000008404 A KR 20000008404A KR 1019980028194 A KR1019980028194 A KR 1019980028194A KR 19980028194 A KR19980028194 A KR … 본 발명은 반도체 장치의 제조 공정에 관한 것으로, 특히 SOI (Silicon on insulator) 기판을 사용하여 서로 다른 종류의 집적회로를 하나의 기판에 제조하는 반도체 소자 제조 공정에 관한 것이다. 2021 · 반도체장치의 제조방법 Download PDF Info Publication number KR100334477B1. 본 발명은 반도체장치의 제조방법에 관한 것으로, 살리사이드방법을 이용하여 비트라인 콘택을 형성하는 것이다.
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